Progettazione digitale di SDRAM in Verilog [Italian]

by Ritesh Singh and Abhishek Kumar

Progettare una memoria dinamica ad accesso casuale sincrono (SDRAM) da 8 MB x 16 x 4-BAnk (512 MB) utilizzando il linguaggio di descrizione hardware Verilog, che pu? essere utilizzato in qualsiasi applicazione basata sulla memoria. Oggi i computer, cos? come altri sistemi elettronici che richiedono grandi quantit? di memoria, utilizzano le DRAM come memoria di base . Grazie all'esclusiva struttura a celle di transistor delle DRAM, ? possibile costruire...

• Format: Paperback
• Language: Italian
• ISBN: 6205313820
• ISBN13: 9786205313824
• Release Date: October 2022
• Publisher: Edizioni Sapienza
• Length: 52 Pages
• Weight: 0.20 lbs.
• Dimensions: 0.1" x 6.0" x 9.0"