IMPLEMENTAÇÃO DE UMA ARQUITECTURA DE NÚCLEO RISC DE 32 BITS DE ELEVADO DESEMPENHO

By Chandra Shaker Arrabotu, D Ravi Chandan, M Rajani

Este livro trata da conce o de um processador RISC utilizando a arquitetura pipelined. O pipelining de 5 fases utilizado para melhorar a velocidade da opera o. As 5 fases s o Fetch, Decode, Execute, Memory e Write Back. O processo de conce o inclui v rias t cnicas de baixo consumo de energia a n vel arquitet nico, o que prova que este m todo mais eficiente do que as t cnicas de redu o de baixo consumo de energia no back-end. Os processadores incorporados de baixo consumo s o utilizados numa grande variedade de aplica es, incluindo autom veis, telefones, c maras digitais, impressoras e outros dispositivos semelhantes. A raz o da sua ampla utiliza o reside no facto de serem pequenos, pelo que n o ocupam muita rea de matriz e o seu fabrico econ mico. O baixo consumo de energia ajuda a reduzir a dissipa o de calor, prolonga a vida til da bateria e aumenta a fiabilidade do dispositivo.

• Format: Paperback
• Language: Portuguese
• ISBN: 6206245551
• ISBN13: 9786206245551
• Release Date: July 2023
• Publisher: Edicoes Nosso Conhecimento
• Length: 80 Pages
• Weight: 0.28 lbs.
• Dimensions: 0.2" x 6.0" x 9.0"